在数字集成电路设计流程中，版图设计是连接电路设计与芯片制造的桥梁。本文将基于Cadence IC（Virtuoso）设计环境，详细介绍一个简单CMOS反相器的版图设计步骤，帮助初学者理解版图设计的基本概念与实践流程。

一、设计准备

1. 建立设计库与工艺文件：在Cadence Virtuoso中创建一个新的设计库（Library），并正确关联到相应的工艺设计套件（PDK）。PDK包含了特定半导体工艺（如180nm、90nm等）的设计规则、器件模型和物理层信息，是版图设计的基础。

1. 理解反相器电路：一个标准的CMOS反相器由一个PMOS晶体管和一个NMOS晶体管组成。输入信号Vin同时连接到两个晶体管的栅极（Gate），输出Vout从两个晶体管的漏极（Drain）引出。PMOS的源极（Source）接电源VDD，NMOS的源极接地VSS。其核心功能是实现逻辑非：输入高电平（VDD）时输出低电平（VSS），输入低电平时输出高电平。

二、版图设计步骤

版图设计是将电路符号转化为几何图形的过程，这些图形最终将被用于芯片制造的光刻掩膜。

1. 创建版图单元视图（Layout View）：在设计库中，为你的反相器电路创建一个新的单元（Cell），并选择视图类型为“Layout”。

1. 放置有源区（Active Area）：

• 从PDK库中调用NMOS和PMOS的器件版图单元，或者手动绘制。

• NMOS管：在P型衬底（或P阱）上绘制N+有源区（Active或Diffusion层），作为晶体管的源漏区。

• PMOS管：在N阱（N-well）内绘制P+有源区。因此，需要先绘制一个N阱矩形区域，将PMOS包含在内。

• 注意NMOS与PMOS之间需保持足够的间距以满足设计规则（DRC）。

1. 绘制多晶硅栅极（Poly Gate）：

• 绘制一条横跨NMOS和PMOS有源区的多晶硅条带。这条多晶硅带就是两个晶体管的公共栅极，它将作为反相器的输入端口。

• 多晶硅与有源区相交的部分，在硅片上就形成了晶体管的沟道区域。

1. 金属连线与接触孔（Contact/Via）：

• 输出节点（Vout）：使用第一层金属（Metal1），通过接触孔（Contact）同时连接到PMOS管的漏极（P+区）和NMOS管的漏极（N+区），将它们短接起来形成输出端。

• 电源与地线：

• VDD线：用Metal1连接PMOS管的源极（P+区）到电源端口。通常VDD线水平布在版图上方。

• VSS线：用Metal1连接NMOS管的源极（N+区）到地端口。通常VSS线水平布在版图下方。

• 输入节点（Vin）：从公共的多晶硅栅极引出一条多晶硅连线，并通过一个“多晶硅-接触孔-金属1”（Poly-Contact-Metal1）的结构，将输入信号接入。

1. 添加端口标识（Pin）：使用文本层或特定Pin层，清晰地标注出版图中的输入（Vin）、输出（Vout）、电源（VDD）和地（VSS）端口的位置和名称。这对于后续的版图与电路图对比（LVS）至关重要。

三、设计规则检查（DRC）与版图电路图一致性检查（LVS）

完成图形绘制后，必须进行验证以确保版图可制造且功能正确。

1. DRC（Design Rule Check）：运行DRC工具，检查版图是否符合工艺厂制定的所有几何规则（如线宽、间距、覆盖、包围等）。任何DRC错误都必须修正，否则芯片制造会失败。

1. LVS（Layout vs. Schematic）：

• 首先需要有一个正确的反相器电路图（Schematic）。

• 运行LVS工具，它会从版图中提取出电气连接网络（网表），并将其与电路图的网表进行比较。

• 如果两者在器件类型、数量以及连接关系上完全一致，则LVS通过，证明版图实现了预期的电路功能。

四、后仿真与物理验证

对于更严谨的设计，在DRC和LVS通过后，还可以进行：

• 参数提取（PEX）：从完成的版图中提取出包含寄生电阻和电容的详细网表。
• 后仿真（Post-layout Simulation）：将提取的带寄生参数的网表导入仿真工具（如Spectre），进行时序和功能仿真。与原理图前仿真的结果对比，可以评估寄生效应对电路性能（如延迟、功耗）的影响。

五、

通过完成一个简单反相器的版图设计，可以掌握集成电路版图设计的核心流程：从电路理解出发，在遵守严格几何设计规则的前提下，将晶体管和互连线转化为多层平面几何图形，并通过DRC和LVS两大工具确保其可制造性和功能正确性。 反相器作为最基本的逻辑单元，其版图是构成更复杂数字电路（如与非门、触发器、乃至处理器）的基石。熟练掌握这一流程，是迈向高级数字IC版图设计师的第一步。